北森瓦版

　
その資料で示されている新しい積層技術であるが、小さなChipletを一部分のみ大きなダイに重ねるようにして積層する。この技術はより多くのChipletを追加できる余地を作り出し、スケーラビリティを高めることも目的としている。そして単一のダイに多くの機能が備わることになり、接続領域をより効率的に利用できるようになる。同じダイサイズであっても、AMDはより多くのコア数、より大容量のキャッシュ、より広いメモリ帯域を実現でき、性能を大幅にスケールアップすることが可能である。

もう1つの興味深い事実は、AMDがこの方法による内部接続の遅延を減らすことが可能なことだ。一部のみ重なる形で積層されたChipletにより、互いのコンポーネント間の距離を短縮し、より高速な通信を実現する。また、Chipletが分離されているので、ここのユニットを効率的に制御できるため、パワーゲーティングもそれほど問題にならない。

New patent from AMD shows how future Zen SoCs could look like. Basically a novel packaging design that enables compact chip stacking and interconnection by having them partially overlap, as in this figure. The dotted line is a larger die stacked on top of those smaller ones. pic.twitter.com/ZBwSeTsj73

— coreteks (@coreteks) November 21, 2024

中央の大きなBase dieの辺縁部に、小さなChipletを一部分だけ重なるように配置しているのが最大の特徴である。Base dieはChiplet間の接続を担うとともに、ひょっとしたら大容量キャッシュや、あるいはメモリコントローラやPCI-ExpressといったI/Oを搭載することも考えられているのかもしれない。

3次元積層を用いたものとしてはInstinct MI300 seriesが製品化されているが、こちらはよりシンプルに大きなIO dieの上に小さなChipletをそのまま載せる方式である。CDNA 3のXCDであれば2ダイ、“Zen 4”のCCDであれば3ダイを搭載できるが、IO dieをはみ出すような数のChipletを搭載することはできない。今回のパテントで出てきた方式なら、Base dieを大きくしなくても、より多くのChipletを接続することができる。素人目には頂点の部分にあるChipletと辺の中央部にあるChipletで接続方法や帯域が変わってきそうにも見えるが、模式図でもあり実際に製品に採用するときにはこのあたりは当然なんとかするのだろう。

Ryzenはともかく、EPYCは現在の方法ではChiplet数をこれ以上増やすことが難しくなっており、新しい方法が求められている。“Zen 6”の世代で新しい構造に移行するのではないかと個人的には期待しているが、何が出てくるか楽しみである。

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