SystemVerilogによるテストベンチ実践会(その1)

Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SystemVerilogでテストベンチを書いていたのって、もう10年以上も前です。

半導体開発の検証では、SystemVerilogのVerification(検証)の機能って、とっても便利です。

でもね。ASICやSoCを開発できる機会って、めっちゃ減ってしまったんだよ。

しかし、この数年間のFPGAブームにより、
SystemVerilogのVerificationが正に必要になっていると、最近感じています。

ASIC開発ではVerification(検証)って当たり前ですが、
FPGA開発では実機確認しちゃえってなる場合が多いですよね。

でも、やっぱりシミュレーションでキチンと確認すべきです。

FPGA始めて、Lチカ出来るようになって、
その後、何かVerilog HDLやSystemVerilogでコード書いたけど、
どうやって、テストベンチ、モデル、テストプログラムを書いたらいいのか?　
多くの人が困っているようですね。

そこで、

SystemVerilogによるテストベンチ、モデル、テストプログラムの実践会

をやろうと思っています。

「SystemVerilogによるテストベンチ実践会」を
7月下旬から8月に土曜日にやりたいと思います。
参加したい人ってどのくらいいるでしょうか?

あたしから
CQ出版の「SystemVerilogスタートアップ」をベースに
FPGA用にアレンジした内容として、ざっくり概要を説明し、
チームでテストベンチを書いてテストしてみるという会です。

最後に成果はみんなでシェアします。

テストベンチ、初めての人は初めてなりに、
テストベンチ、Verilog HDL/VHDLでは書いてことはあるけど、SystemVerilogではまだ。。。
テストプログラムに、DPI-CでC言語でプログラム書いたこと無い。。

初心者・入門者、経験者、ベテランの皆さんが、
自分なりに新しいことにチームでワイワイガヤガヤやる会です。

場所は、たぶん、AWS EC2 F1について、みんなでワイワイ調べる会と同じコワーキングスペースにしようと思っています。

いかがでしょうか？