RISC-V ベクトルプãƒã‚»ãƒƒã‚µã®å®Ÿè£…è«–æ–‡Vitruvius+ã®è«–文をèªã‚€ - FPGA開発日記RISC-Vã®ãƒ™ã‚¯ãƒˆãƒ«å®Ÿè£…ã®è«–文をèªã‚“ã§ã„る。 https://dl.acm.org/doi/abs/10.1145/3575861 Vitruvius+ã¨ã„ã†ã®ã¯ãƒãƒ«ã‚»ãƒãƒŠã‚¹ãƒ¼ãƒ‘ーコンピューティングセンターã®é–‹ç™ºã—ã¦ã„ã‚‹RISC-Vベクトル拡張ã®å®Ÿè£…ã§ã€åˆä»£Vitruviusã®å¾Œç¶™ã¨ãªã‚‹å®Ÿè£…ã§ã‚る。 ãƒã‚¤ãƒ³ãƒˆã ã‘ã¾ã¨ã‚ã¦ã„ã。 Vitruvius+: An Area-Eficient RISC-V Decoupled Vector Coprocessor for High Performance Computing Applications ãƒã‚¤ãƒ³ãƒˆã¨ã—ã¦ã¯ã€ä»¥ä¸‹ã®ã‚¤ãƒ³ã‚¿ãƒ•ã‚§ãƒ¼ã‚¹ã ã¨æ€ã‚れる。ベクトルユニットã¨ã‚¹ã‚«ãƒ©ãƒ¦ãƒ‹ãƒƒãƒˆã‚’接続ã™ã‚‹ãŸã‚ã®ã‚¤ãƒ³ã‚¿ãƒ•ã‚§ãƒ¼ã‚¹ã‚’定義ã—ã¦ãŠã‚Šã€æ˜Žç¢ºã«åˆ†é›¢ã—ã¦ã„る。 スカラコアã¯ã€éžå…¬é–‹ã®Avispadoを使用ã—ã¦ã„る。 Issue: Avispado → Vit
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