VHDL,Verilogの開発環境 ModelSim

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VHDL,Verilogの開発環境 ModelSim

ModelSimはASIC,PLDを開発する際に業界でよく使用されるRTLシミュレータです。　お試し版は無料で使用... ModelSimはASIC,PLDを開発する際に業界でよく使用されるRTLシミュレータです。　お試し版は無料で使用することができますがヘルプが英語しかないので使い方がちょっと言う方このページをお試しください。本ページで紹介するのはXilinx用のXE Stater(ザイリンクス・エディション・スタータ)です。　ごく簡単なソースファイルをコンパイル、シミュレーションをして波形を表示するまでを説明します。　 ALTERA社PLD用にはModelSim-Alteraがありますが、ModelSim-AlteraはRTLシュミレーションはできずにゲートレベルシュミレーションのみです。　つまりフィッテングしてからでないとシュミレーションできず遅延については実際のPLDの遅延がつきます。 [↑上の階層へ] 2005-12-04作成, 2006-03-18更新目次 *本webにある「電子部

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mangakoji2012/03/06
ttop2008/09/16

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