VerilogHDLについて質問です。写真のようにイネーブル付きSIPO型４ビットシフトレジスタをHDLで設計せよ。ただしイネーブル付きDFFを作成し、インスタンス化して利用する。
VerilogHDLについて質問です。写真のようにイネーブル付きSIPO型４ビットシフトレジスタをHDLで設計せよ。ただしイネーブル付きDFFを作成し、インスタンス化して利用する。 という問題があるのですが、ソースコードが分からなくて困っています。どなたか教えてください。
ベストアンサー
https://detail.chiebukuro.yahoo.co.jp/qa/question_detail/q13308107348
イネーブル付きDFFを書いてみた。 module dffe (Clock, Reset, Enable, Data, Output); ㅤinput Clock, Reset, Enable, Data; ㅤoutput Output; ㅤreg Output; ㅤalways @(posedge Clock or posedge Reset) begin ㅤㅤif (Reset) begin ㅤㅤㅤOutput <= 0; ㅤㅤend else begin ㅤㅤㅤif (Enable) begin ㅤㅤㅤㅤOutput <= Data; ㅤㅤㅤend ㅤㅤend ㅤend endmodule
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