IBM、半導体事業の売却後もPOWER Systemsなどサーバビジネスは変わらず継続。サーバの設計、研究開発や半導体の基礎研究なども進めると IBMは同社の半導体事業をGLOBALFOUNDRIESに売却すると発表しました。IBMはこれまでハイエンドサーバのPOWER SystemsやメインフレームのSystem zなどに採用されているPOWERプロセッサや半導体の研究、設計、製造を自社で行っていましたが、今回の事業売却はそれに深く関連するものとなります。 この半導体事業売却によってPOWERプロセッサやPOWER Systems、メインフレームなどのハードウェアビジネスが今後どのような影響を受けるのか、日本IBMに取材したところ、POWER Systemsなどのサーバビジネスはこれまで同様に継続、プロセッサの研究開発や設計なども進めていくとの回答を得ました。 POWER Systems

プロセスロードマップの最後は、インテル以外のファウンダリーの、主にロジックプロセスに関する近未来展望を紹介したい。ファウンダリー別に紹介するより、プロセスノード別の方がわかりやすいので、これにそって説明していきたい。 各社の主力となった 28nmプロセスノード 当初の予定を超えて、長く使われることになりそうなのが28nmプロセスノードである。元々業界では32nmノードの開発を予定していたが、インテルとサムスン、それとIBM/GLOBALFOUNDRIESのPD-SOIのみが無事に立ち上がっただけで、業界全体としてはこれを飛ばして28nmに移行してしまった。 もうすこし正確に書けばTSMCは32nmプロセスを当初開発していたものの状況は芳しくなく、大分当初の予定から遅れることになってしまった。これもあってTSMCは32nmをスキップし、32nmのハーフノードである28nmに注力した。 その2

今回と次回はロジックプロセスの近未来展望を解説したい。まずはインテルである。インテルが現状どうなっているか、を簡単にまとめると以下のとおりである。 22nmのFinFETプロセスは無事に投入。量産も問題なく行なえており、さらにハイスピード向けとローパワー向けに異なるFinFETを提供できるなど、安定している 14nmのFinFETプロセスは難航している。14nm FinFETを使ったBroadwellは、現状で少なくとも半年延びており、年内にどこまで出荷量があるか現状でもまだはっきりしない。おまけに現在量産準備中のP1272はローパワー向けのプロセスで、ハイパフォーマンス向けのP1273がどうなっているか、一切公開されていない。 続く10nm世代のP1274/P1275に関し、インテルは一切情報を公開していない。昨年末のIEDMでは、さらに先である9nm未満のプロセスに関する発表のみが行な

DRAMにも増して容量増加の要求が高く、これに向けてDRAMよりもさらに微細化を進めることになった。 微細化だけでは足りないので多値化もやった。 それでも足りずに3Dに向けてすでに量産に入った。 さて、フラッシュメモリーの構造も説明してなかったので、まずはここから始めたい。フラッシュメモリーと一口に言っても、大別してNOR型とNAND型がある。実はどちらも発明者は一緒で、東芝の元社員、舛岡富士雄氏によるものだ。 最初に発明されたのがNOR型で、次いでNAND型が発明された。もっともNOR型とNAND型は、基本的な記憶素子の構造は同一で、配線が異なるのみである。もっともその配線の違いにより以下の違いがある。

前回のIII-V族や量子井戸といったものは、ここ20～30年の間に研究されている。それにも関わらずまだ未来の技術扱いされるほどに展望が見えていないと言えるものであるが、今回紹介するものはさらに先の話である。 特性の変動がシリコンの1000分の1 夢の新素材カーボンナノチューブ CNT(Carbon Nano Tube：カーボンナノチューブ)はNECの飯島澄男博士が1991年に発見したものである。簡潔に述べると、炭素原子の膜を筒状に整形したものである。 詳細はNECの研究開発サイトの中にCNTのページがあるので、物理的な特性に興味のある読者はこちらをご覧いただくのが早い。プロセスに関係する部分では基本的に以下の特徴を持つことが研究によって知られている。 ほかにも機械的な特徴として、非常に強度が高く、内部に別の分子あるいはフラーレン(炭素原子のみから構成され中空の球)を取り込めるなどの特徴もあ

今回は半導体プロセスそのものではないが、非常に影響がある、というより多くのファウンダリーが望んでいるEUVを解説したい。 ウェハーにトランジスタを形成する マスキングと露光 EUVの話をするためには、まず露光というプロセスの話をしないといけない。これまでも露光(リソグラフィー)の話は折々で説明した。例えば連載第238回でトランジスタの形成の説明をした時には、簡単に「フォトレジスト」で済ませているが、これが結構大変なのである。 露光というプロセスは名前の通り「光に晒す」工程である。実際にはマスクを被せた上で光に晒すわけであるが、装置(これをステッパーと呼ぶ)は下図のような構成になっている。 まず光源(これは後述)で、実際に利用する光を発生させた上で、ミラーなどを使って方向を変化させる。「ミラーなんて使わずに、マスクの上に光源置けばいいじゃないか」と思うだろう。昔は光学系を簡素化すべく、そうし

今週は、半導体プロセス連載としてNTV/STVを解説する予定だったのだが、GLOBALFOUNDRIESが4月22日に都内で発表会を開き、ロードマップのアップデートがあったので、予定を急遽変更してその内容をお届けしたい。 GLOBALFOUNDRIESが4月22日に都内で発表会を開催。CTOオフィス アドバンストテクノロジーアーキテクチャ バイスプレジデントのSubramani Kengeri氏が同社の今ロードマップを語った サムスンが14nm FinFET技術を提供 生産設備や設計を共通化 4月17日、GLOBALFOUNDRIESはプレスリリースを発表し、同社の14nm世代のFinFETプロセスに関し、従来発表されてきた14XMプロセスに代わり、サムスンの開発した14LPE/14LPPと呼ばれるプロセスを提供することを明らかにした。まずは、プレスリリースをベースに全体の話を解説しよう。

各社のロードマップ アップデートを挟んだため1ヵ月ほど間が空いてしまったが、再びプロセッサーのプロセスについて解説していく。今回は2003年にインテルが導入した90nm世代の「P1262」の話である。

前回はNTRS(National Technology Roadmap for Semiconductors)のロードマップに業界があわせる方向で舵を切ったあたりまでを解説した。引き続き、このロードマップの話をしていきたい。 NTRSはその後、ITRS(International Technology Roadmap for Semiconductors)と名称を変え、アメリカだけでなく他の国の半導体メーカーや関連機器メーカーの意向も取り込んだものとなる。 形としては、アメリカのベンダーはSIAが引き続き取りまとめを行ない、これ以外に欧州のEECA(European Electronics Component Manufacturers Association)、韓国のKSIA(Korea Semiconductor Industry Association)、日本のJEITA(Japan

上図が実際に取ってみた例で、赤い部分がまともなダイの部分である。1インチのウェハーだとわずか5個しか取れないのが、ウェハーを大きくするとどんどん取れる数が上がってゆく。ここで、1平方インチあたり何個のダイが取れるかを図にしたのが下のグラフだ。 理論上は正方形のウェハーを作れば16個/平方インチが達成できることになるが、これは加工がとても大変になるので普通は円形である。この場合、どうしても周囲に無駄な部分が出ることは避けられず、おおむね14個/平方インチあたりが限界値になるわけだ。 この14個/平方インチは4インチ以上のウェハーが必要ということがわかりいただけようか。もちろんこれはダイサイズが4分の1インチ角のケースの想定なので、もっとダイサイズが大きくなれば6インチでもまだ効率が悪いことになるし、逆にもっと小さいダイサイズであれば4インチでも十分効率良く取れる。 現在もまだアナログ半導体向

基礎知識の説明が延々と続いて、そろそろ飽きてきたと思うので、今回から実際のプロセスの段階を解説していこう。 インテルのプロセスを振り返る 下表は、インテルのロジック向けプロセスを順に並べていったものである。1999年以前と2000年以降で2段に分かれているのは、表が長すぎて入りきらないという問題もあるのだが、もう1つ意味がある。1999年以前は「Free lunchの時代」、2000年以降は「Free lunchが終わった時代」である。それについては次回以降に説明していく。 インテルのロジック向けプロセス年表（1971～1999） 量産開始年 1971 1974 1978 1981 1982 1985 プロセス名

プロセスの基礎知識そのものはまだ山ほどあるのだが、前回までで最低限必要な要素は解説したので、今回から実際の半導体プロセスの説明に入っていく。 半導体プロセスの基本 前回、デジタル半導体は基本的な組み合わせ回路のみで作りこめると説明した。では実際にデジタル半導体がどうやって製造されるか、というのが今回のテーマである。図1は前回も紹介したAND回路の構図である。これをシリコン上にどうやって構築するか解説していこう。

前回はトランジスタで構成されるデジタル回路について説明した。今回も引き続き、プロセスの基本的なことを解説していく。テーマはロジック回路、それと同期/非同期回路についてだ。 プロセッサー内部の基本となる ブール代数とロジック回路 デジタル回路、あるいはロジック回路と呼ぶこともあるが、これの基礎になっているのがブール代数という記号論理学である。最初にこれを発案したのは19世紀の数学者であるGeorge Booleで、彼の名をとってブール代数(Boolean Algebra)と呼ぶ。 もっともブール代数そのものがロジック回路に出現するわけではなく、このブール代数をベースに考案された、組み合わせ回路と呼ばれるものが広く使われている。 その一番基本的なものが、図1に示す3つである。NOTは唯一の1入力で、入ってきた信号をひっくり返すもの。入力Aが0なら1を、Aが1なら0をそれぞれ出力する。前回インバ