はじめに PLD、みなさん使ってますか？ 今回は実際に何かを作るのでは無く、RTLでの非同期設計について触れてみようと思います。 非同期設計はマルチクロックドメイン設計と言われることもあります。 非同期設計は、一見なにも問題無くシミュレーション上では動いてしまい、また、RTLをソフトウェアの延長線上で考えて設計すると失敗しやすいところです。 ですが、意外と設計技術についてあまり踏み込んだ解説をしているところは少ないと思います(少なくとも日本語では)。 おおよそ一般的に説明される内容としては、 非同期はやめとけ どうしても非同期設計をする場合は、シフトレジスタでメタステーブルを吸収しろ というものがおおいですが、実際にどのような設計にしたらよいのかがわかりにくいかと思います。 というわけで、具体的に例を挙げて説明していきます。 ※という内容なので、ある程度RTLを書ける人を前提とした内容です

さくらインターネット、福岡大学と協力し 世界最速クラスのハードウェア 時刻同期（NTP）サーバーを自社開発 ～FPGAベースの公開NTPサービスをトライアル提供～ インターネットインフラサービスを提供するさくらインターネット株式会社（本社：大阪府大阪市、代表取締役社長：田中 邦裕）は、私立総合大学の福岡大学と協力し、単体で約10ギガビット／秒（約1300万リクエスト／秒）の高負荷に耐え、Stratum1※1 NTP(Network Time Protocol) サーバーとして働く専用デジタル回路を設計から開発いたしました。また開発サーバーにて、FPGA※2上で動作させて提供する実験を開始しております。 当社データセンターで稼働する当開発サーバーと時刻表示 NTPとは、スマートフォン等を含む、ネットワークに接続される機器において、機器が持つ時計を正しい時刻へ同期するための通信プロトコルです。

はじめに みなさまはじめまして。彼氏にしたくない大学で働いているNakaharaと申します。AIエッジコンテスト（ハードウェア実装）が開催されています。FPGAという書き換え可能LSIを使ったガチンコハードウェア実装コンテストで苦戦していると思います。私も10年くらいFPGA設計していますが、未だによくわかりません（笑）。てかGPU楽すぎだよそっちがいいっすよ1 ディープラーニングやってるけど、FPGAは初めてなんだよねぇ。。とか、バリバリロジック書いていますけど、AIもやってみたいねぇ、、とか、ソフトウェアは知ってるけど、ハードウェアやってみたいなぁ、と考えてる初心者向けのチュートリアルです。卒研とか修論が終わって春休みに暇しているかたとか大歓迎。数回に分けて連載しますのでお付き合いください。 AIエッジとは AI(Artificial Intelligence)が賑わっていますが、具体

概要 なんで今さらFPGA ここ数年で以下のような動きがあり、FPGAがCPU,GPUに並ぶ処理系の選択肢の1つに入ってきた。 AIブームとNVIDIAのGPGPUの台頭 IntelがNVIDIAに対抗してFPGAメーカのAltera買収 MicrosoftとGoogleがFPGAをデータセンタのサーバに導入 Amazon Web ServiceのEC2でXilinxのFPGAの提供開始 しかし、ぐぐって勉強しようとすると、以下の難しさがあった。 レガシーなFPGAの情報と新しい話が混在している ソフトウェアエンジニア向けの情報が少ない 資料が英語そして英語 ということで情報をまとめる。 FPGAとは FPGAとは、Field Programmable Gate Arrayのことらしい。 ナンノコッチャ。 要するにフリップフロップ（Gateと呼ばれる）が大量に集まった集積回路（Array）

私はFPGAの専門ではありませんが、数年前から仕事でFPGA開発の依頼を受けるようになりました。周りに経験者もほとんどおらず試行錯誤しながらなんとか幾つかの依頼をこなしてきましたので、超初心者目線でFPGAの仕組みと開発方法に関してまとめてみます。 FPGAとは 集積回路の中のFPGA FPGAの仕組み FPGAの開発 FPGAの開発環境 論理回路の記述 論理合成、ピン割り付け、配置配線、ダウンロード おわりに FPGAとは FPGAとはField Plogrammable Gate Arayの略で、現場でプログラム可能な論理回路のことです。 簡単な論理回路であれば半田ごてと汎用ICを使って開発をすることもできますが、 大規模になると難しくなりますし、 一度作った回路を修正するのはとても面倒です。FPGAであれば何度でも書き換え可能で、ハードウェアを修正する必要もありません。 集積回路の中

はじめに 先日開かれたre:InventではEC2の新しいインスタンスタイプとしてF1インスタンスが発表されました。 このインスタンスタイプは計算のためのリソースとしてFPGA（Field Programmable gate arrays）が用いれ、特殊な用途の計算に特化した計算回路をコードベースで実現できるようになります。 2016年12月13日現在、EC2 F1インスタンスタイプはプレビュー中ですが、FPGAがAWS上のマネージドなサービス上で提供され、開発に必要なハードの設定や物理的な機器の調達コストなどの参入障壁がほぼなくなった事によって、今後ソフトウェアエンジニアがプログラマブルなハードウェアの回路設計に着手しやすい状況が発生すると思われます。 この記事ではソフトウェアエンジニアがFPGAへの参入を検討するにあたってモチベーションとなるよう、具体的な応用例を提示することを目的にし

サーバー・ホスティング・サービスを手掛けるさくらインターネットは、FPGAのホスティングサービスに乗り出す。同社は2017年10月11日の東京で開催のイベント「インテル FPGA テクノロジー・デイ」に出展し、同サービスの無償テストユーザーを募った。

前回の続き。bitファイルが完成したので、boot.binをSDカードコピーして動作させてみた。 本当に動作しているかどうかを確認するために、BlockRAMのデザインに少しだけギミックを入れた。 always @ (posedge s_axi_aclk) begin up_rack_s <= up_rreq_s; blockram_rdata <= reg_mem[up_raddr_s[9:0]]; end always @ (posedge s_axi_aclk) begin up_raddr_s2 <= up_raddr_s; end assign up_rdata_s = (up_raddr_s2 == 14'h0) ? 32'hdeadbeef : blockram_rdata; github.com つまり、当該ブロックの先頭アドレスにリードアクセスをすると、0xdeadbee

最近はまった乗算の罠について ビット幅の罠 まずは以下のVerilog記述を見ていただきたい。a*b と c、いずれもaとbの乗算を行っている。どのように出力されるでしょうか？ module test1; reg [1:0] a = 2'd2; reg [1:0] b = 2'd3; reg [3:0] c; initial begin c = a * b; $display( "a*b = %d", a*b ); $display( "c = %d", c ); $finish; end endmodule 結果は以下の通り。 a*b = 2 c = 6 a*b と直接記述した方はビット幅が削られているように見える。なぜなのか？ ビット幅の規則 SystemVerilogのLRMは以下からダウンロードできる。 IEEE Standard Association - IEEE Get Pr

Chainerは、米グーグルが開発する「TensorFlow」と並んで、ディープラーニングに代表されるニューラルネットワークの実装に広く利用されているフレームワーク。インテルは今回の協業を通じて、同社が開発する数学関数や数値演算向けライブラリ「Math Kernel Library」や「Math Kernel Library Deep Neural Network」を、Chainerに適用する。これによって、インテル Xeon プロセッサーやインテル Xeon Phi プロセッサー、Arria FPGAシリーズといったインテル製プロセッサやFPGA（Field Programmable Gate Array）を備えたシステムで、Chainerの処理性能向上を図る。 今回の協業によって、両社は以下の5点に取り組む。 インテルアーキテクチャを採用したシステムに向けて、Chainerを継続的に最

PALTEKとベクトロジー GPUよりも優れた性能、拡張性を持つ「FPGAコンピューティング」を世界へ広めたい。 PALTEKとベクトロジーは2017年4月からビデオ処理や機械学習、ビッグデータ解析などの処理に向くとする“FPGAコンピューティング”を実現するボード「DATA BRICK」の販売を開始する。 ビッグデータ分析などハイパフォーマンスコンピューティング（HPC）領域では、CPUだけで構成する従来システムから、CPUとともにハードウェアアクセラレーターをコプロセッサとして使用するシステムの普及が始まっている。そうしたコプロセッサとしては、現状、GPUを用いたシステムが主流だが、一部でFPGAをコプロセッサとして、活用する動きも出ている。Amazon（Amazon Web Service）による、FPGAの利用を打ち出したクラウドコンピューティングサービス「Amazon EC2 F

2016年2月ごろのことだ。これまで機械翻訳と言えば、膨大な対訳テキストの統計解析に基づき、単語やフレーズ単位で対訳を出力する統計的機械翻訳が主流だった。 だが統計的機械翻訳では、文章構造が大きく異なる英語-日本語の翻訳精度がなかなか高まらなかった。精度を0.1％ずつ高めるような状況で、統計的機械翻訳では精度向上の限界が見えていた。 このため我々は2016年2月、研究の一環で、ニューラルネットワークを使った機械翻訳を試した。 結果は驚くべきものだった。翻訳の精度が一気に数％高まったのだ。この数字は、機械翻訳の分野では極めて大きなジャンプといえる。 統計的機械翻訳では、時として読んでも意味が分からない文章が出力される。だがニューラルネット翻訳は、何を言っているかが何となく理解できる、自然な文章を出力する。 うまくいったときには、人間が書いたとしか思えない文章を出力してくれる。ワオ！ゲームが変

3月3日は、「ひな祭り」 そして、翌日の3月4日は、「PYNQ祭り」。 FPGAエクストリーム・コンピューティング 番外編として開催します。 「PYNQの基板の色」は「ピンク」ですよね。「ひな祭り」は「桃の節句」なので、ピンク。 いい感じの日に開催できます。 当日、できれば、「PYNQ」の雛壇を用意しますので、皆さんの持参した「PYNQ」も飾ってくださいね。 開場 : 13:00 (入館は、13:00-13:20です。) それ以降は、Twitterにて、#pynq ハッシュタグでお知らせください) 土曜日なのでビルの二階の通常の入り口が閉まっています。 2階ドトール横の商業エントランスから入って頂き、EVホールへ向かう扉にアテンドする人が立ち、都度、ビルカードで入り口を開けご案内します。受付票(connpassのこのページの右側にあります)を提示し、入館してください。 下記のフロアー図の

ディープラーニングの活用による第3次人工知能(AI)ブームの到来、IoTのビジネスでの活用シーンの拡大、そしてそうして生み出されるビッグデータの活用と、2016年のIT/エレクトロニクス業界は、さまざまな技術トレンドが絡み合い、大きなうねりを生み出す年となった。その勢いは2017年も継続して続いていくことが期待される。 また、2016年はこれらIT/IoT技術の進展の根底に半導体の進化があることが示された年になったとも言える。例えばGoogleはディープラーニング用プロセッサ「Tensor Processing Unit(TPU)」を自社で開発していることを明らかにし、専用チップを活用することで、演算能力を消費電力をそれほど引き上げずに高められることを示した。そこで今回は、こうした演算処理を向上させるアクセラレータとして2017年も活用が期待される3つのデバイス、GPU、FPGA、コプロセ

##そろそろプログラマーもFPGAを触ってみよう！ これはbuilderscon tokyo 2016の発表スライドです。 ##自己紹介 @kazunori_279 クラウドのデベロッパー・アドボケイト エバンジェリストみたいなお仕事 コミュニティ支援：GCPUG、bq_sushi、TensorFlow User Group etc 趣味のFPGA 2013年くらいからいじり始め FPGAエクストリーム・コンピューティング主宰：合計8回 ##これまでに書いたFPGA記事 はてなブックマークでバズった記事たち マイクロソフトはどうやってBingをFPGAで実装したか: 952 users ハード素人が32bit CPUをFPGAで自作して動かすまで読んだ本のまとめ: 576 users 文字通り「ネットワークがコンピューター」な金融HFTでのFPGAの使われ方: 517 users JP M

ＪＲ東海は踏切を制御する「新型電子踏切装置＝写真」を開発し、２０１７年４月から踏切約１８００カ所に順次導入する。落雷や高温対策により、寿命が現行から約５年延びて２３年になるほか、現行の２種類から共通化して製作費を５０万円減の１５０万円に抑えた。約２０年間で、約３０億円かけて更新する。新型電子踏切装置は機器の配線を見直して雷の過電流を回避しやすくしたほか、プリント基板のハンダをコーティングして温度変化に強くした。 駅構内用と駅間用で別々だった装置を、共通化して部品を削減した。これにより保守作業も効率化できる。集積回路に中央演算処理装置（ＣＰＵ）ではなく、産業用などに広く使われている「ＦＰＧＡ」と呼ばれる書き換え可能な集積回路を採用。次の更新時に同じプログラムを利用できる。踏切装置にＦＰＧＡを搭載するのは、ＪＲ東海が国内で初めてとしている。 （名古屋）

FPGA DE0-CVを、間違って二重に注文した人から買い取った。ちょっとプログラムを書いて、LEDを光らせたり、スイッチに反応させたりするのも楽しいけれど、それならもっと安いArduinoでもできるので、どうせならばFPGAの計算能力を活かしたい。競技プログラミングでは、すぐに思いつく解法では間に合わなくて、がんばってもっと速いアルゴリズムを考えるという流れが多い。FPGAは単純な処理の並列計算が得意なので、FPGAを使いこなせれば、簡単な解法で問題が解けて有利になるのではないかと考えた。結局、あまり役には立たなさそうだったけど、色々と試したので書いておく。 問題の選択 コンテストで使うことを考えると、そもそも書いたプログラムを手元で実行するコンテストでないといけない。Google Code Jam（GCJ）はその形式。しかも、GCJは1個の問題にsmallとlargeの2個の入力がある

This document provides information about using high-level programming languages to generate hardware implementations on FPGAs. It discusses how high-level synthesis (HLS) can be used to synthesize register transfer level (RTL) descriptions from C/C++ or Python code. This allows hardware to be programmed at a higher level of abstraction without having to manually write RTL code. Specific HLS tools

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