■後藤弘茂のWeekly海外ニュース■ ISSCCに次世代Cell B.E. 45nm版が登場 ～6GHz動作、電力を30%以上削減 ●ISSCCで45nmプロセスへの移行の概要が発表 「Cell Broadband Engine(Cell B.E.)」は、65nmプロセスを経て、45nmプロセスへと向かっている。米サンフランシスコで開催されている半導体カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference)」では、45nmプロセスへのCell B.E.の移行の概要が発表された。現在の65nmプロセスのCell B.E.を、45nmへとシュリンクする。 IBMが昨年(2007年)発表したロードマップでは、45nmプロセスでは現在のCell B.E.だけでなく、大規模構成のCell B.E.も計画されていた。計画の通り

米Intelは22日(現地時間)、High-kとメタルゲートを採用した45nmプロセス以降の技術で製造されるプロセッサ、および65nmで製造されるチップセットにおいて、鉛を完全に除去すると発表した。 インテルは過去40年間、環境に配慮した製造方法を研究開発しており、2004年からは鉛の使用量を前世代製品から95%削減したCPUとチップセットを出荷していたが、シリコンダイとパッケージ基板の第一次接合に使う突起電極に鉛(約0.02g)が使用されていた。 2007年後半に投入予定のCore 2 Quad/Duo、およびXeon(コードネーム：Penryn)では、この代替材料として、錫-銀-銅の合金を使用し、摂氏220度以上の高温で溶接することで、鉛フリーを実現した。 45nmプロセスのプロセッサはまず、2007年後半に米国オレゴン州にあるD1D、アリゾナ州にあるFab32で製造され、2008年前

光リソグラフィで解像できるパターンがさらに細くなった。23日昼(米国時間)に開催されたMicrolithography 2006のレイトニュース(Latest Breaking News and Data)セッションで、MIT(Massachusetts Institute of Technology) Lincoln Laboratoryは光リソグラフィによって線幅と線間隔がそれぞれ22nmと微細なパターンを形成してみせた。 光源の短波長化と光学系の屈折率向上によって解像力を高めている。光源の波長は157nmと短い。フッ素(F2)レーザーであることはほぼ間違いないだろう。結像光学系は2光束干渉方式である。結像用プリズムの材料はAl2O3(サファイアの可能性が高い)。波長157nmにおけるAl2O3の屈折率は2.1と高い。これに高屈折率流体を組み合わせた液浸露光によって22nmと微細なパタ

ArF液浸リソグラフィで解像できるパターンを32nm以下に微細化するためには、従来よりも屈折率の高いレンズ材料を開発しなければならない。屈折率が1.8〜1.9を超える、新しいレンズ材料を探索する努力がMicrolithography 2006で報告された。 量産用のArF露光装置が搭載しているレンズには現在、溶融石英あるいはフッ化カルシウム(CaF2)がレンズ材料として使われている。ArFレーザーの発振波長である193nmにおける屈折率は溶融石英が1.56〜1.57、CaF2が1.50である。 従来のドライ露光では、屈折率が1.5を超える対物レンズ、屈折率が1.0の大気、屈折率が1.0を超えるレジストという組み合わせで結像光学系が構成されていた。屈折率が最も低い部分、したがって大気が光学系の開口率(NA)と解像力を決めていた。 ところが最近になって、液浸リソグラフィ用に屈折率が1.6を超え

半導体露光装置用光源の大手ベンダーである米Cymerに、Microlithography 2006の会場で光源開発の現状をインタビューした。同社は1990年代前半までは、光学研究用ガスレーザーを主要製品としていた。ところが1990年代後半に半導体露光装置の光源がランプからレーザーに移ったことにより、露光装置用光源の大手ベンダーにのし上がった。現在はKrF(フッ化クリプトン)エキシマレーザーとArF(フッ化アルゴン)エキシマレーザーを主力製品としている。また次世代露光技術であるEUV(Extreme UltraViolet)露光に向けた光源を開発中である。 インタビューでは、Cymerのマーケティング担当バイスプレジデントのPatrick J. O'Keeffe(パトリック J. オキーフ)博士にお話を伺った。 Cymer マーケティング担当バイスプレジデントのPatrick J. O'

概況 2006年のISSCCは、3700人程度が参加したと見られ、9/11テロとバブル崩壊で落ち込む直前の2001年の3900人にかなり近づいてきた。景気が回復してきたということが主因であるが、採択論文数を増やすと参加人数が増えるという相関があるそうで、このところ採択論文数を増やしているのも効いているのであろう。しかし、並列セッションが多くなり、聞きたい論文発表が重なってしまったりするので、論文数の増加も良し悪しである。 ディジタル関係のセッションは、Gbit Transceiver、プロセサ、低電力マルチメディア、高性能ディジタル回路、電力マネジメント、SRAMとクロックやデータ伝送関係が2セッションと計8セッションである。 このところ、無線技術が広く用いられるようになり、今回もUWB、RFID、WLAN/WPAN、携帯電話用ビルディングブロック、そしてMobile TVの5セッションに

半導体製造用露光装置の大手ベンダーであるASMLは、光学器械メーカーのCarl Zeiss SMTと共同で開発しているEUV(Extreme UltraViolet)露光装置の内容をMicrolithography 2006で公表した(講演番号6154-04および講演番号6151-08)。この露光装置は、2006年前半にリソグラフィ技術の開発用装置として出荷される予定である。 2009年〜2010年ころに量産が始まるとされている技術ノード32nmの半導体製造プロセスでは、二つの露光技術が有力視されている。一つがArF液浸露光技術、もう一つはEUV露光技術である。32nmノードの手前に相当する45nmノードでは、ArFドライ露光技術の延長にあるArF液浸露光技術が本命だとされており、大手露光装置ベンダーであるASMLとニコンが量産用のArF液浸露光装置を出荷し始めている。32nmプロセスはA

IBM Researchが生成したパターン(左)。ライン幅、間隔ともに29.9nmとなっている。右は同じ拡大率での90nmプロセスのパターン 米IBM Researchは20日(現地時間)、波長193nmのDUV(深紫外線)光を使ったリソグラフィ技術により、ライン幅29.9nmという微細なパターンの生成に成功したと発表した。現在半導体業界で利用されている光学リソグラフィ技術の延長により、次々世代の32nmノード、そしてそのさらに先のプロセスノードにまで対応できる可能性が示唆されている。 半導体回路の微細化要求に応えるため、現在、次世代のリソグラフィ技術として、軟X線領域のEUV(極端紫外線)光を使う手法が検討されている。しかし波長の短さ故に、これまでのレンズを用いた透過光学系が使えず、ミラーによる反射光学系が必要になる。大きな技術的変革を伴うもので、優れた性能と引き替えに、コストの高さが問

図10は2005年の秋のIntel Developers ForumでのYonahのSmart Cacheの発表スライドのコピーである。 図10:Yonahの2次キャッシュマネジメント(Intel Developers Forum Fall 2005発表より転載) 第一番にキャッシュは平均電力のかなりの部分を消費していると述べている。2次キャッシュはタグを引いてからヒットしたwayだけを読み出すという制御で、読出しに伴うアクティブな電力は抑えられたのであるが、トランジスタの数が多いのでリーク電流が巨大で、キャッシュ部分がプロセサのリーク電流の半分以上を占めているのではないかと思われる。90nm世代の高速プロセサではリーク起因の電力は30%程度を占めているので、絶対値としても無視できない電力であるが、モバイルPCのように殆どの時間、CPUがアイドルになっているような使い方では、アクティブ電

半導体リソグラフィ(露光)技術に関する世界最大の国際会議「31st International Symposium Microlithography (Microlithography 2006)」が2月20〜24日に米国シリコンバレーで開催される。半導体はもちろんのこと、露光装置、光源、レンズ、レジスト材料、マスクなどのベンダー企業のエンジニアが世界各地から集まってくる。半導体製造技術の中核であるリソグラフィ技術の行方を探るには、最も適したカンファレンスである。その最終プログラム(ファイナルプログラム)がこのほど公表されたので、概要を紹介する。 Microlithography 2006は、下記に示す6つのカンファレンスで構成されている。 Emerging Lithographic Technologies(将来のリソグラフィ):2月21〜23日開催 Metrology、Inspect

イスラエルSaifun Semiconductorsと台湾Macronixは、1個のメモリーセルに4ビットと多くのデータを蓄積するフラッシュメモリー技術を開発し、記憶容量が1Gビットのフラッシュメモリーチップを試作してみせた(講演番号7.1)。 1個のメモリセルに2値(1ビット)を超えるデータを蓄積する多値メモリー技術は、フラッシュメモリーの製造コスト(チップ面積)をあまり増やさずに記憶容量を劇的に向上させる技術として期待されている。現在は、1個のメモリセルに4値(2ビット)のデータを記憶させるフラッシュメモリー製品を大手ベンダーが開発、出荷している。一方、1個のメモリセルに3ビット以上のデータを蓄積するフラッシュメモリーは、まだ製品化されていない。 今回、SaifunとMacronixはNROMと呼ぶ独自のONO(oxide-nitride-oxide)技術を駆使して4ビット/セルのフラ

米AMDは、DDR2 SDRAMをサポートするX86互換の64ビットマイクロプロセッサを開発し、その内容をISSCCで発表した(講演番号5.4)。Hammerコアを1個内蔵するシングルコア版と、2個内蔵するデュアルコア版がある。OpteronプロセッサのDDR2対応版と言える。ISSCCでは、デュアルコア版のテストチップに関する内容が報告された。 今回発表したプロセッサとOpteronプロセッサの比較 今回発表したシングルコア品今回発表したデュアルコア品Model 854Model 875 製造プロセス90nmのトリプルVthトランジスタ、部分空乏型SOI、9層銅配線、デュアルゲート酸化膜 CPUコア数シングルデュアルシングルデュアル クロック周波数と消費電力データなし2.6GHz(1.35V)、95W2.8GHz(1.35V)、92.6W2.2GHz(1.35V)、95W チップ面積12

日立製作所とルネサス テクノロジは、外形寸法が0.15mm角と小さなRFIDチップを共同で開発し、その概要をISSCCで発表した(講演番号17.1)。日立グループが事業展開しているRFIDチップ「ミューチップ」の次世代版になる。 0.15mm角と小さなRFIDチップ(中央下の黒く四角い板)。(日立製作所のニュースリリースから抜粋。なおISSCCの講演ではスライドはすべて、撮影禁止である) 開発したRFIDチップのアーキテクチャは、ミューチップと同じである。記憶容量は128ビット。RFIDチップの製造時に、128ビットのデータを書き込む。読み出しには2.45GHzのマイクロ波を使う。RFIDチップを動かす電力もマイクロ波で供給する。RFIDチップに書き込んであるデータは、書き換えできない。動作としては読み出し専用になる。 現在製品化されているミューチップの大きさは0.4mm角である。開発品で

トランジスタの微細化はチャネル長で代表される。前回と同じ写真を再掲するが、ポリシリコンの幅は45nmプロセスでも65nmプロセスでも60nm程度に見える。しかし、ゲートの回りにはスペーサや絶縁膜があり、 断面写真ではないこれらのSRAMセルの電子顕微鏡写真から精度良くポリシリコンの幅を推定することはできない。ちなみに、65nmプロセスの場合の本当のポリシリコンの幅は35nmと発表されている。 今回、45nmプロセスのSRAMチップの発表ではチャネル長は発表されておらず、65nmプロセスからどの程度改善されたかは不明であるが、写真でみても、どちらかというと65nmのゲート構造の方が細そうに見え、45nm化にあたってポリシリコンの幅を65nmから45nmという比率で削減したとは考えにくい。 では、どのようにして、チャネル長を短くしないでトランジスタの性能を45nm並みに引き上げたかというと、

2006年1月25日にIntelは、45nmテクノロジで実際に動作するSRAMのテストチップを作ったと発表したが、これは45nmプロセスを使った大規模チップとしては世界最初のものであるだけでなく、この技術には色々と注目すべき点がある。 以下の図は、左が今回発表の45nm SRAMのビットセルの電子顕微鏡写真、右は2003年に発表の65nm SRAMのビットセルの写真で、両方とも、ほぼ同じ倍率になるように調整して表示している。 45nm SRAMセル(Intelの45nmプロセス発表資料から転載)と65nm SRAMセル(IntelのIEDM発表スライドより転載)。ほぼ、等倍率にして表示。横方向のポリシリコンゲートの寸法と形状に注目 写真の中の横方向のバーがトランジスタのゲートを構成するポリシリコンであるが、右側は綿棒のように端が丸くなっているのに対して、今回の45nmの写真では非常に綺麗に