こちらは独自ドメインからレンタルサーバー、フレッツ接続専用会員までトータルサポートのプロバイダー、BiG-NETです。 いつも弊社ユーザーのページにアクセスをして頂きましてありがとうございます。 http://www11.big.or.jp/~kkk/pico/?date=20100127 403 Forbidden (動作禁止です) 申し訳ございませんが、お客様がアクセス要求されました上記ページは、現在アクセスが出来ません。 弊社では、なぜアクセスできないのかと言う第三者からのお問い合わせにはお答えすることが出来ません。 もしこのページの関係者をご存知でしたら、連絡を取ってみることをお薦め致します。 何卒ご容赦下さい。

ひさしぶりにプログラミングの話題でも。 現在のRubyのtrunkをx86_64上のFedora12でmake test-allすると8個ぐらいテストが失敗するのだが、その中の１つにこういうエラーがある 1) Failure: test_sin(DL::TestDL) [/home/kosaki/linux/ruby/test/dl/test_dl2.rb:95]: <1.0> expected but was <1.38523885234213e-309>. test/dl/test_dl2.rbというのが、なにをしているテストかというと、ようするに以下のようにdlモジュールを使ってlibmのsin関数を呼んでいるわけだ module DL class TestDL < TestBase # TODO: refactor test repetition def test_sin() pi

各逆アセンブラライブラリの詳細については、各ライブラリのサイトを参照。ここではどのライブラリを使うかだが、ここでは上記の１つであるHacker Disassembler Engine(HDE)を使うことにした。理由は最終更新日が最近(2009年3月)であるのと、軽量である点だ。他のライブラリは結構高機能で逆アセンブルした機械語をアセンブラのニーモニックのテキスト形式に変換できたりするが、今回はx86命令のRET命令を検出できればよいので、命令長やオプコードなど最小限の情報だけを取得できるHDEにした(ちなみに、上記BeaEngineのサイトにLength Disassemblerというものもあるようだ・・)。 次に、新しいクラスを設計するが、その前にx86命令の大まかな命令フォーマットを知らないと設計できないので、x86命令の命令フォーマットを少し。x86命令の命令フォーマットは次のように

●Larrabee新命令の情報だけを公開 Intelはゲーム開発者向けカンファレンス「GDC(Game Developers Conference)」の技術セッションの中で、新アーキテクチャの高スループットメニイコアCPU「Larrabee(ララビ)」の命令セットの概要を明らかにした。Larrabeeは16～24個(2世代目)のCPUコアを搭載すると言われるx86系メニイコアCPUだ。CPUコアはPentium(P54C)相当のIn-Order実行2命令発行のパイプラインで、それぞれのCPUコアに16-wideのベクタユニットを搭載する。CPUとしてプログラムできるが、GPUと同レベルのグラフィックス処理もできる、つまり、CPUとGPUを兼ねることができる点がLarrabeeの大きな特徴だ。 GDCでは、x86命令セットに拡張として加えられた100以上のLarrabee新命令(LRBniま

さて、簡単な性能評価は既に示した通りなので、ここから何時も通り内部をもう少し細かく精査して行きたいと思う。内部構造そのものの概略は今年4月のIDF Shanghai 2008で公開されており、筆者も簡単にレポートしたので、この内容の正当性を含めて検証して行きたい。 ■関連記事 ・【特集】完全版!! 「Core i7」極限検証 - 総合性能プレビュー編 Photo01: テスト用に「Intel X58SO」を買い増し。今回もスタッフ見習い達が検品(?)を担当。「なんだこれ」「美味しくないぞ」 Photo02: 「中も美味しくない」「なーんだ」「なーんだ」「なーんだ」……DX58SOは食べ物ではありません CPU Core部分 まずは大雑把に、従来のCore 2とCore i7の内部構造の違いをまとめてみたい。図1が従来のCore Microarchitecture(以下Core

これまでIDFのレポートなどで情報をお届けしてきたNehalemことCore i7だが、遂に評価キットを入手する機会に恵まれた。そこでまずは総合性能についてレポートしてみたいと思う。 Nehalemのウェハ画像。ベールに包まれていた性能がついに…… Core i7-920/940、Core i7-965 Extreme Edition 今回提供されたのは表1に示す3製品(ただしi7-940は間に合わず、i7-965をi7-940相当にクロックダウンして使うことになっている)。 ■表1 製品名 動作周波数 QPI速度 L3キャッシュ Memory TDP OPR 価格 Core i7-920 2.66GHz 4.8GT/sec 8MB DDR3-800/1067 130W なし $284 Core i7-940 2.93GHz 4.8GT/sec

●Larrabeeは将来のIntelメインストリームCPUの先駆け Intelにとって「Larrabee(ララビ)」の重要性は、Larrabeeという製品自体にあるのではない。Larrabeeが、Intelの今後のCPUのアーキテクチャの方向性を示している点にある。Larrabeeの核の部分は、x86の新しい命令拡張である「Larrabee新命令(Larrabee New Instructions:LNI)」と、CPUコアネットワークだ。そして、こうしたLarrabeeの核の部分は、Intelの将来のメインストリームCPUの技術の先駆けとなっている。 なぜなら、PC&サーバー向けのメインストリームのCPUも、この先は、「データレベルの並列性(DLP:Data-Level Parallelism)」と「スレッドレベルの並列性(TLP:Thread-Level Parallelism)」を高め

x86には様々なNOPがあり、Intel® 64 and IA-32 Architectures Software Developer’s Manual に記載のあるものだけでも1byte長から9byte長までの種類がある。 これにprefix等の選択肢を考えると、まさに無限に広がる大宇宙。といった感じの可能性の広さである。 で、LKML内ではNOPの種類によって速度が変わることが広く知られていて、時折どのNOPを使うのがよいかが熱い議論になる。 特に近年は自己書き換えコードの都合で最速5byte NOP議論が熱い（long jumpが5byteだからね）。 まあ、5byte NOPと3byte NOP + 2byte NOP（とprefix NOP）のどれが速いか、なんて議論は、自転車置き場理論によって無駄にスレッドがのびていくので見ていて楽しい（ほんとか？） で、最近話題になったのはl

それでは、メインとなるNehalemのレポートである。ある意味、今回のIDFはちょっと肩透かしであり、例えば具体的な性能そのものは公開されなかったし、会場でも実機デモはそれほど多くなかった。一応今年第4四半期には発売、という話は出たのでもう少しの辛抱ということか。 そんな状態ではあるが、色々と気になる話が出てきたので、ちょっとまとめてお伝えしたい。 Memoryの構成と制限 最初の製品であるCore i7とCore i7 Extreme Editionは、以前のレポートでもまとめたように3本のメモリチャネルを持ち、ここで最大3-wayのInterleaveが可能となる事が既に明らかにされている(Photo01)。 Photo01:Core i7/Core i7 Extreme Editionに関しては、従来同様に3チップ構成となる さて、実際にX58チップセットを搭載したSmac

●CPUの中で電力を食う命令デコーダ Nehalemマイクロアーキテクチャには、Intelの今後のCPUの発展の方向性が見て取れる。それは、プログラムの中のホットコード、つまり、頻繁に実行される部分だけを、ボトルネックを避けて、CPUのより深くにキャッシュして、実行を高速化する方向だ。実際、Nehalemマイクロアーキテクチャを見ると、実質的なキャッシュであるループストリームのバッファなどが、CPUの実行エンジンにより近いところに配置され、非常に階層化されたキャッシュ構造になっていることがわかる。そして、これはx86 CPUの場合、自然な進化の流れでもある。 x86 CPUにとって最大の重荷は命令デコーダ(Instruction Decoder)だ。可変長で命令フォーマットが複雑なx86命令のフェッチからデコードにかけては、処理が難しくロジックが複雑になる。そのため、命令デコーダのコスト(

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●Sandy BridgeとLarrabeeが見えるIntelの命令拡張 Intelは、今後CPUの命令セットアーキテクチャを次々に大きく拡張して行く。Intelは、2010年から先も含めた命令セットロードマップを、4月2～3日に中国・上海で開催した技術カンファレンス「Intel Developer Forum(IDF)」で示した。2010年のCPU「Sandy Bridge(サンディブリッジ)」以降は、主に、命令セットを拡張することで、CPUコアの性能を飛躍させて行く。 Intelは、そのための土台となる新命令拡張「Intel Advanced Vector Extensions (Intel AVX)」をSandy Bridgeから導入する。AVXでは、SIMD(Single Instruction, Multiple Data)演算の幅を従来の128bitsから256bitsに拡張す

●L2キャッシュまでを含んだCPUコアブロック Intelは、4月2～3日にかけて中国上海で開催されている技術カンファレンス「Intel Developer Forum(IDF)」において、次期CPUマイクロアーキテクチャ「Nehalem(ネハーレン)」の概要を発表した。 Nehalemは一言で説明すると、現在のCore Microarchitecture(Core MA)の骨格に、新たにSMT(Simultaneous Multi-Threading)や3階層のキャッシュ、階層化したTranslation Lookaside Buffer (TLB)や分岐予測ユニットを始め、さまざまな機能を加えることでCPUコアのパフォーマンスアップを図ったCPUだ。加えて、高速インターコネクト「QuickPath Interconnect(QPI)」とDDR3 DRAMインターフェイスを実装し、システ

●低消費電力と低コストがAtomの武器 Intelは「Atomプロセッサ(Silverthorne:シルバーソーン)」と、Atomをベースとしたプラットフォーム「Centrino Atom(Menlow:メンロー)」プロセッサテクノロジを正式発表した。現在、上海で開催されているIntelの技術カンファレンス「Intel Developer Forum(IDF)」でアナウンスを行なった。IDFでの発表内容の詳細は後ほどレポートするが、ここでは、現時点で明らかになったAtomの概要をまとめたい。

●システムアーキテクチャを刷新するQPI IntelのIA-32系次期マイクロアーキテクチャ「Nehalem(ネハーレン)」と、次期IA-64「Tukwila(タックウイラ)」からは、システムアーキテクチャが一新される。その要となるのが、新しいインターコネクト「QuickPath Interconnect(QPI)」だ。 QPIは、従来のIntel CPUのFSB(Front Side Bus)に代わる、高速インターコネクトだ。アーキテクチャ的には、完全に一新される。従来のIntelのFSBは、最高で1Gtps台の転送レートで、GTL+信号方式でインターフェイス幅の広い、双方向(bidirectional)の共有バスだった。それに対して、QuickPath Interconnect(QPI)は、数Gtps台の転送レートで、ディファレンシャル(差動)信号方式で、インターフェイス幅の狭い、片方

既にレポートもある通り、AMDは昨年公約通りNative Quad CoreであるPhenomを発売した。ただ倍率固定のPhenom 9500/9600はいきなり値段を下げており、本来なら多少プレミア付きで販売される筈のBlack Editionすら比較的安く手に入ってしまう状況は、ちょっと異常と言わざるを得ない。その一方、より上位モデルであるPhenom 9700/9900に関しては、今年第2四半期まで出荷がずれ込むといった話すら出ている。 勿論こうした状況は(既に広く知られている通り)発熱の多さに起因した動作周波数の上がらなさが主要因であり、加えてTLBのErrataが足を引っ張るという形。AMDにしてみれば踏んだり蹴ったりの状況に陥っている訳で、まずはTLBのErrata修正、ついで45nmプロセスへの移行という形でこの苦境を脱したいとしている訳だが、話はそう簡単ではな