福田昭のセミコン業界最前線
iPhone 20周年記念モデルでの採用を狙う次世代DRAMパッケージ技術
2025年9月29日 09:18
iPhoneの20周年記念モデル(2027年モデルの一部)に「モバイルHBM(Mobile HBM)」が搭載されるとの噂(未確認情報)について、本コラムの前回は、その真偽を明らかにした。モバイルHBMの正体は「HBM」ではなく、モバイル向けの次世代DRAMパッケージ技術だった。iPhoneの2027年モデルやその一部とされる「iPhone誕生20周年記念モデル」などへの採用を狙った先進パッケージング技術だ。
その特徴は、LPDDR系DRAMシリコンダイを3次元積層するとともに、パッケージの寸法を小さく薄くしたことにある。開発しているのはDRAM大手のSK hynixとSamsung Electronics(以降は「Samsung」と表記)の2社であり、開発中の技術をSK hynixは「VFO(Vertical Fan Out, Vertical wire Fan Out)」、Samsungは「VCS(Vertical Copper post Stack)」と呼称する。
従来、スマートフォンに代表される携帯端末では、アプリケーションプロセッサ(AP)やSoC(System on a Chip)などの大規模ロジックと、メインメモリ(LPDDR系DRAM)をパッケージ単位で積み重ねる「パッケージオンパッケージ(PoP: Package on Package)」技術が標準的に採用されてきた。大規模ロジックとメモリをプリント基板上に横に並べる通常のレイアウトと比べ、プリント基板を占有する面積が減る(メモリの実装面積がゼロになる)、メモリと大規模ロジックを接続する配線が短くなるといった利点がある。
PoP用メモリの従来パッケージ技術とその限界
PoP技術が使われ始めたころは、メモリのパッケージはTSOPであることが多かった。TSOPに1枚のLPDDR系DRAMダイを封止していた。その後、DRAMダイは2枚、さらには3枚と増加した。最近では、メモリのパッケージが内蔵するLPDDR系DRAMダイは4枚に達している。
1個のメモリパッケージが内蔵するDRAMダイの枚数が増えたことで、パッケージの主流はTSOPからファインピッチBGA(FBGA)へと移行した。最近ではFBGAにもいくつかの点で限界が見え始めた。パッケージ基板が樹脂基板(BT樹脂など)であるため、配線幅/間隔をあまり詰められない、基板をあまり薄くできない。配線幅/間隔を詰められないと、配線密度を高められず、パッケージの外部入出力数を制限してしまう。
また、シリコンダイとパッケージ基板の内部電極をワイヤボンディング(ループボンディング)によって接続しているので、基板の寸法(平面寸法)を小さくしづらく、またパッケージ本体をあまり薄くできない(ループ状のワイヤなので、ある程度の高さを必要とする)、などだ。
そこで冒頭に述べたように、PoP向けの次世代DRAMパッケージング技術をSK hynixは「VFO」、Samsungは「VCS」の名称で、それぞれ開発している。開発成果の一部は、半導体パッケージ技術の国際学会ECTCで、SK hynixが2024年に、Samsungが2025年に公表した。
FO-WLP技術と垂直配線技術を組み合わせる
SK hynixの「VFO」とSamsungの「VCS」は、かなり近い考え方で構築されている。製造技術にはFO-WLP(Fan Out-Wafer Level Packaging)を採用しており、シリコンウェハと同じ大きさのキャリアによって大量のパッケージを一括して組み立てる。パッケージ基板には再配置配線層(RDL)技術を駆使することで、微細かつ密度の高い配線を形成するとともに、従来の樹脂基板と比べて基板の寸法を薄くする。
3次元積層したDRAMダイとRDL基板は、垂直方向に伸びた配線電極(垂直配線)によって接続する。従来技術であるループ状のワイヤボンディングに比べると、占有面積が少なく、パッケージを薄くしやすい。
垂直方向の配線電極技術としては、「シリコン貫通電極(TSV)」が良く知られている。TSVはシリコンダイを貫通する電極を形成する。この技術は製造コストが非常に高い。このため、スマートフォン向けのDRAMダイ積層では、TSVは採用していない。
垂直なワイヤとRDL基板で薄く小さなパッケージを構築
それでは、次世代DRAMパッケージの概要を説明していこう。始めはSK hynixの「VFO」である。試作したVFOパッケージは従来のFBGAパッケージと比べ、パッケージ全体の厚み(外部電極を含む)を27%ほど減らした。具体的にはDRAMダイの4枚積層でFBGAの厚みが690μm、VFOの厚みが500μmである。
VFOパッケージの製造工程は以下のようになる。あらかじめ、直径300mmのウェハ状キャリアを用意する。キャリアの材料はガラスである。ガラスのキャリア表面に剥離層とトップ樹脂層を形成する。なおパッケージの平面寸法を仮に14×12mmとすると、直径300mmのキャリアからは、原理的には14×16＝224個のパッケージを作れる。
トップ樹脂層を形成後は、4枚のシリコンダイを続けて搭載していく。ここで重要なのは、シリコンダイの位置をずらしていくこと。垂直方向の電極を形成可能な領域をダイの端部に残すためである。なお最上段である4枚目のダイは、端部にあらかじめ電極パッドを形成しておく。
それから最下段のシリコンダイから3枚目のシリコンダイの端部にそれぞれ、垂直なワイヤを形成する。続いてシリコンダイ全体をモールド樹脂封止する。樹脂封止工程では、垂直なワイヤの流れ(樹脂の流動によってワイヤが動く)を一定値以下に抑える必要がある。
次に、封止樹脂の表面を削ってワイヤ(および電極パッド)を露出させる。その上に、再配置配線層(RDL)を形成する。RDLの上に外部電極(球状のはんだ: はんだボール)を搭載する。そしてキャリアのガラスウェハを外す(剥離する)。最後に、個々のパッケージに切り離す。
シリコンダイを搭載するごとに銅柱を電気メッキで形成
ここからは、Samsungの「VCS」パッケージを説明していく。 前のパートでSK hynixの「VFO」パッケージ製造工程を述べたので、まずは比較のために「VCS」パッケージの製造工程を報告する。
あらかじめ、ガラスのウェハ状キャリアの表面に剥離層とトップ樹脂層を形成する。この工程はSK hynixのVFOと基本的に変わらない。キャリアの直径は300mmとみられる。
ここからはVFOとVCSでかなり違う。VFOは複数のシリコンダイを続けて積み重ねていくのに対し、VCSはシリコンダイを搭載するごとに、電気めっきによってダイの端部に銅の柱(Cuポスト)を形成する。2枚目のシリコンダイ搭載とCuポスト形成が完了した段階で、シリコンダイ全体をモールド樹脂で封止する(1回目の樹脂封止)。
次にモールド樹脂を研削し、2本のCuポストを露出させる。3枚目のシリコンダイを搭載し、ダイの端部にCuポストを電気めっきで形成する。このとき同時に、露出している2本のCuポストも電気めっきによってCuポストを伸ばす。それから4枚目のシリコンダイ(端部に入出力バンプ付き)を載せる。
続いてCuポストとシリコンダイをモールド樹脂で封止する(2回目の樹脂封止)。モールド樹脂を研削し、3本のCuポストと1個の入出力パッドを露出させる。その上に再配置配線層(RDL)を形成し、外部電極の球状はんだ(はんだボール)を搭載する。そしてキャリアを剥離し、個々のパッケージに切り離す。
製造コストではVFO、入出力数の拡張性ではVCSが有利
Samsungは「VCS」パッケージの特徴をまず、FBGA(従来パッケージ)と比較して示していた。パッケージの高さは25%低減、入出力数(設計値)は2倍以上、パッドのピッチ(設計値)は0.9以下と狭く、データ転送速度(設計値)は2.7倍に高まるとする。
さらに、「垂直ワイヤボンディングによるパッケージ技術」とVCSパッケージ技術を比べて見せた。ここで「垂直ワイヤボンディングによるパッケージ技術」とは、SK hynixが開発している「VFO」を指すとみられる。キャパシティは1.5倍、ダイの積層枚数は1.5倍、パッドのピッチは0.7倍、生産性は10.0倍だとする。
VCSの優位性(VFOあるいは類似技術に対しての比較優位)に関する基本的な考え方は、「垂直ワイヤは樹脂封止に伴うワイヤ流れを抑えにくい」のに対し、「電気めっきによるCuポストは樹脂封止に伴うワイヤ流れが少ない」というものだ。
ただし、VCSには「2回のCu電気めっき」と「2回の樹脂封止」というコスト増加要因がある。シリコンダイの積層枚数が4枚程度と少なく、入出力数が比較的少ないDRAMであれば、製造コストではVFO技術がかなり有利だと思われる。
一方、シリコンダイの積層枚数が8枚以上に増えたり、入出力数を大幅に増やしたりする場合には、ワイヤ流れの(原理的に)少ないVCS技術が製造しやすくなる。現状に近い条件ではVFO優位、将来の拡張性(特に入出力数の大幅な増加)ではVCS優位となるだろう。