FPGA開発日記 カテゴリ別インデックス

• サイクル精度シミュレータ Sniperの勉強
  • サイクル精度シミュレータ Sniper
• AMBA CHIについての勉強
  • AMBA CHIについての勉強
• オープンソース形式検証ツールSymbiYosysを用いて形式検証に入門する
  • オープンソース形式検証ツールSymbiYosysを用いて形式検証に入門する
• Vivado Simulatorを使ってUVMに入門する
  • Vivado Simulatorを使ってUVMに入門する
• RISC-V IOMMU の構成についてマニュアルを読んでまとめる
  • RISC-V IOMMU の構成についてマニュアルを読んでまとめる

RISC-VにおけるRVWMOの仕様について読み直す

• 1. RVWMOの概要 (24/02/01)
• 2. 構文依存性の定義 (24/02/02)
• 3. Preserved Program Order / Memory Model Axioms (24/02/04)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/05)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/06)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/07)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/09)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/10)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/12)
• RISC-V仕様書 : Appendix A. RVWMO Explanatory Material, Version 0.1 (24/02/13)

論文読み

MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication

• MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication の論文を読む (24/02/03)

HAIR: Halving the Area of the Integer Register File with Odd/Even Banking

• HAIR: Halving the Area of the Integer Register File with Odd/Even Bankingを読む(2. パリティの構造) (24/01/07)
• HAIR: Halving the Area of the Integer Register File with Odd/Even Bankingを読む(1. 概要) (24/01/02)

Cache Refill/Access Decoupling for Vector Machines

• Cache Refill/Access Decoupling for Vector Machinesの論文を読む (3. ベンチマークと性能測定) (23/12/08)
• Cache Refill/Access Decoupling for Vector Machinesの論文を読む (2. マイクロ・アーキテクチャ) (23/12/05)
• Cache Refill/Access Decoupling for Vector Machinesの論文を読む (1. 概要) (23/12/04)

Effects of MSHR and Prefetch Mechanisms on an On-Chip Cache of the Vector Architecture

• Effects of MSHR and Prefetch Mechanisms on an On-Chip Cache of the Vector Architecture を読む (1. 概要) (23/12/03)

Decoupled vector architectures

• Decoupled vector architectures を読む (2. 性能評価) (23/11/26)
• Decoupled vector architectures を読む (1. 概要) (23/11/20)
• Decoupled vector architectures を読む (1. 概要) (23/11/15)

Bingo Spatial Data Prefetcher

• Bingo Spatial Data Prefetcherの論文を読む (2. Bingoプリフェッチャの構成法) (23/11/03)
• Bingo Spatial Data Prefetcherの論文を読む (2. Bingoプリフェッチャの構成法) (23/11/01)
• Bingo Spatial Data Prefetcherの論文を読む (1. 概要) (23/10/31)

Data Cache Prefetching Using a Global History Buffer

• Data Cache Prefetching Using a Global History Bufferの論文を読む (2. 性能評価) (23/10/28)
• Data Cache Prefetching Using a Global History Bufferの論文を読む (1.基本的な構成) (23/10/25)

Merging Similar Patterns for Hardware Prefetching

• Merging Similar Patterns for Hardware Prefetching を読む (2. ハードウェアの構成) (23/10/16)
• Merging Similar Patterns for Hardware Prefetching を読む (1. 概要) (23/10/15)

Spatial Memory Streaming

• Spatial Memory Streaming の論文を読む (23/10/08)

Efficiently Prefetching Complex Address Patterns (VLDP)

• Efficiently Prefetching Complex Address Patterns (VLDP)の論文を読む (2. 予測のための各テーブルについて) (23/10/03)
• Efficiently Prefetching Complex Address Patterns (VLDP)の論文を読む (1. 概要) (23/10/02)

Spatz: A Compact Vector Processing Unit for High-Performance and Energy-Efficient Shared-L1 Clusters

• Spatz: A Compact Vector Processing Unit for High-Performance and Energy-Efficient Shared-L1 Clusters という論文を読む (2. クラスタ構成と性能) (23/09/26)
• Spatz: A Compact Vector Processing Unit for High-Performance and Energy-Efficient Shared-L1 Clusters という論文を読む (23/09/25)

A Pluggable Vector Unit for RISC-V Vector Extension

• "A Pluggable Vector Unit for RISC-V Vector Extension" という論文を読む (3. 評価) (23/09/24)
• "A Pluggable Vector Unit for RISC-V Vector Extension" という論文を読む (2. マイクロアーキテクチャの構成) (23/09/23)
• "A Pluggable Vector Unit for RISC-V Vector Extension" という論文を読む (23/09/20)

キャッシュの置換アルゴリズム (RRIP)

• キャッシュの置換アルゴリズム (RRIP)に関する論文を読む (2. SRRIPのキャッシュアクセスについて) (23/09/19)
• キャッシュの置換アルゴリズム (RRIP)に関する論文を読む (1. SRRIPの基本的な考え方について) (23/09/18)

Complexity-Effective Superscalar Processors

• Complexity-Effective Superscalar Processors を読む (23/07/08)

Fetch Directed Prefetching

• Fetch Directed Prefetchingの論文を読む (23/07/02)

Sparse Stream Semantic Registers: A Lightweight ISA Extension Accelerating General Sparse Linear Algebra

• è«–æ–‡ "Sparse Stream Semantic Registers: A Lightweight ISA Extension Accelerating General Sparse Linear Algebra" を読む2 (23/05/17)
• è«–æ–‡ "Sparse Stream Semantic Registers: A Lightweight ISA Extension Accelerating General Sparse Linear Algebra" を読む1 (23/05/16)

RISC-V ベクトルプロセッサの実装論文Vitruvius+

• RISC-V ベクトルプロセッサの実装論文Vitruvius+の論文を読む (23/01/12)
• RISC-V ベクトルプロセッサの実装論文Vitruvius+の論文を読む (23/01/08)
• RISC-V ベクトルプロセッサの実装論文Vitruvius+の論文を読む (23/01/07)

Alpha EV8の分岐予測機

• Alpha EV8の分岐予測機に関する論文を読む(4. ハイブリッド分岐予測の構成やり直し) (22/07/18)
• Alpha EV8の分岐予測機に関する論文を読む(3. ハイブリッド分岐予測の構成) (22/07/12)
• Alpha EV8の分岐予測機に関する論文を読む(2. 並列分岐予測の難しさ) (22/07/01)
• Alpha EV8の分岐予測機に関する論文を読む(1. 概要) (22/06/19)

IBM POWER7の論文

• IBM POWER7の論文を読む (4. 命令フェッチ) (22/05/29)
• IBM POWER7の論文を読む (3. LSUの概要2) (22/05/28)
• IBM POWER7の論文を読む (2. LSUの概要) (22/05/27)
• IBM POWER7の論文を読む (1. イントロダクション) (22/05/26)

Alpha 21264

• Alpha 21264に関する論文を読む (6. バスインタフェースユニット) (22/05/16)
• Alpha 21264に関する論文を読む (5. メモリアクセスユニット) (22/05/13)
• Alpha 21264に関する論文を読む (4. 実行ユニット / メモリアクセスユニット) (22/05/11)
• Alpha 21264に関する論文を読む (3. 分岐予測) (22/05/10)
• Alpha 21264に関する論文を読む (2. 命令発行キュー) (22/05/09)
• Alpha 21264に関する論文を読む (1. 概要とフロントエンド) (22/05/08)

RISC-V ベクトル命令の自作CPUへの実装

• 自作CPUにベクトル命令を追加する実装検討 (1. データ移動命令の実装調整) (23/09/28)
• 自作CPUにベクトル命令を追加する実装検討 (2. Spikeによる検証環境の構築) (23/10/01)
• 自作CPUにベクトル命令を追加する実装検討 (3. 基本的なデータパスの実装) (23/10/06)
• 自作CPUにベクトル命令を追加する実装検討 (4. vl/vtypeのリネームに関する検討) (23/10/09)
• 自作CPUにベクトル命令を追加する実装検討 (5. vlを用いたマスク生成の検討) (23/10/10)
• 自作CPUにベクトル命令を追加する実装検討 (6. ベクトル・ループの動作確認) (23/10/11)
• 自作CPUにベクトル命令を追加する実装検討 (7. 基本的な算術演算命令) (23/10/12)
• 自作CPUにベクトル命令を追加する実装検討 (8. 算術演算命令のオペランド拡充) (23/10/13)
• 自作CPUにベクトル命令を追加する実装検討 (9. VLEN != DLENの実装検討) (23/10/18)
• 自作CPUにベクトル命令を追加する実装検討 (10. VLEN != DLENの実装検討2) (23/10/20)
• 自作CPUにベクトル命令を追加する実装検討 (11. マスク命令の実装検討) (23/10/23)
• 自作CPUにベクトル命令を追加する実装検討 (12. cvfpuを使ったベクトルFPU命令の実装検討) (23/10/27)
• 自作CPUにベクトル命令を追加する実装検討 (13. cvfpuを使ったベクトルFPU命令の実装) (23/10/30)
• 自作CPUにベクトル命令を追加する実装検討 (14. FMA命令の実装) (23/11/02)
• 自作CPUにベクトル命令を追加する実装検討 (15. 浮動小数点比較マスク命令の実装) (23/11/05)
• 自作CPUにベクトル命令を追加する実装検討 (16. ベクトルメモリアクセスの実装) (23/11/10)
• 自作CPUにベクトル命令を追加する実装検討 (17. ベクトルロード命令の実装) (23/11/11)
• 自作CPUにベクトル命令を追加する実装検討 (18. ベクトルストア命令の実装) (23/11/14)
• 自作CPUにベクトル命令を追加する実装検討 (19. レーンを跨いで演算結果を格納するマスク命令) (23/11/19)
• 自作CPUにベクトル命令を追加する実装検討 (20. LMUL>1への対応実装) (23/11/22)
• 自作CPUにベクトル命令を追加する実装検討 (21. LMUL>1への対応実装) (23/11/23)
• 自作CPUにベクトル命令を追加する実装検討 (22. vsetvl命令の投機実行の見直し) (23/11/25)
• 自作CPUにベクトル命令を追加する実装検討 (23. ベクトルストア命令の取り扱い) (23/11/27)
• 自作CPUにベクトル命令を追加する実装検討 (24. ベクトル・ベンチマークのデバッグ) (23/11/28)
• 自作CPUにベクトル命令を追加する実装検討 (25. ベクトル・ベンチマークのデバッグ) (23/11/30)
• 自作CPUにベクトル命令を追加する実装検討 (26. Vivadoによる論理合成試行) (23/12/02)
• 自作CPUにベクトル命令を追加する実装検討 (27. ベクトル・ベンチマークのデバッグ) (23/12/03)
• 自作CPUにベクトル命令を追加する実装検討 (28. ベクトル命令のキャッシュ境界を超えるアクセスの対応) (23/12/10)
• 自作CPUにベクトル命令を追加する実装検討 (29. ベクトル命令のキャッシュ境界を超えるアクセスの対応) (23/12/12)
• 自作CPUにベクトル命令を追加する実装検討 (30. ベクトルレジスタ読み込みの遅延挿入) (23/12/27)
• 自作CPUにベクトル命令を追加する実装検討 (31. ベクトルレジスタ読み込みの遅延挿入) (23/12/28)
• 自作CPUにベクトル命令を追加する実装検討 (32. LMUL>1のサポート実装) (23/12/29)
• 自作CPUにベクトル命令を追加する実装検討 (32. LMUL>1の対応考え直し) (23/12/30)
• 自作CPUにベクトル命令を追加する実装検討 (33. LMUL>1の対応考え直し) (24/01/06)
• 自作CPUにベクトル命令を追加する実装検討 (34. スカラ・ロード命令の順序違反検出の実装) (24/01/08)
• 自作CPUにベクトル命令を追加する実装検討 (35. vadd.viの確認) (24/01/10)
• 自作CPUにベクトル命令を追加する実装検討 (36. vadd.viの確認) (24/01/11)
• 自作CPUにベクトル命令を追加する実装検討 (37. riscv-vector-testsのリグレッション結果確認) (24/01/13)
• 自作CPUにベクトル命令を追加する実装検討 (38. Widening / Narrowingについて考えを巡らせる) (24/01/15)
• 自作CPUにベクトル命令を追加する実装検討 (39. Fixed-Pointベクトル命令セットについて考える) (24/01/19)
• 自作CPUにベクトル命令を追加する実装検討(40. リプレイキューとベクトルuopsの考え直し) (24/01/20)
• 自作CPUにベクトル命令を追加する実装検討(41. リプレイキューとベクトルuopsの考え直し) (24/01/21)
• 自作CPUにベクトル命令を追加する実装検討(42. AXPYベンチマークを動かす) (24/01/22)
• 自作CPUにベクトル命令を追加する実装検討(43. AXPYベンチマークを動かす) (24/01/23)
• 自作CPUにベクトル命令を追加する実装検討(44. AXPYベンチマークの改善) (24/01/24)
• 自作CPUにベクトル命令を追加する実装検討(45. ベクトルパイプラインのまとめ) (24/01/25)