It's just a simple testbench generator to test the VHDL implementation of the project 051228-Prova finale (progetto di reti logiche) held at Politecnico di Milano.
| Name | Name | Last commit date | ||
|---|---|---|---|---|
It's just a simple testbench generator to test the VHDL implementation of the project 051228-Prova finale (progetto di reti logiche) held at Politecnico di Milano.