ロードマップでわかる！当世プロセッサー事情 第450回

いまさら聞けないIT用語集　超広帯域メモリー規格のHBM

　今回のネタはHBMだ。第1世代のHBM1はAMDがRadeon R9 Furyシリーズに採用した程度でしかないが、第2世代のHBM2はAMDのRadeon Vega、NVIDIAのTitan VといったGPUだけでなく、Xilinxやインテル(旧Altera)のFPGAなどですでに採用されており、今後はさらに採用例が増えることが予定されているなど幅広く使われることが決まっているメモリーである。

HBM(High Bandwidth Memory)

　HBMにつながる基本的なアイディアは、「よりメモリーを広帯域に接続するために、バス幅増やそう」というものだ。そもそもメモリーの帯域を増やすためには以下の2つがある。

　これまでの主流は信号速度を引き上げるほうで、SDRAM(100～166MHz)→DDR(200～400MHz)→DDR2(400～1066MHz)→DDR3(800～1866MHz)と来て、DDR4世代では2133～4266MHzまでが視野に入っている。

　これはグラフィックス向けも同じで、GDDR3世代では4GMHzだった信号速度は、GDDR5世代では8GHzに達し、GDDR5Xで12GHz、GDDR6では16GHzに達する。バスの幅は変わらないため、速度にあわせて帯域が広がったわけだ。

　ただ、実際には「もっと帯域が欲しい」というニーズは常にあるため、例えばGeForce GTX 780などはGDDR5を384bit幅で接続している。また、Core-XシリーズのうちSkylake-SPコアのものはDDR4が4ch構成になっていたりする。

　つまり速度を引き上げるといっても限度があるわけだ。おまけに、速度を引き上げると往々にして消費電力もグンと上がりがちになる。そこで逆転の発想で、「信号速度そのものは下げるが、バス幅を大幅に増やそう」という考え方が出てくる。

製造コストが高すぎて普及しなかった
バス幅拡張技術「WideIO」

　最初に登場したのがWideIOという規格である。これは下図のように、プロセッサーの上面にメモリーを置き、間をTSV(Through Silicon Via：シリコン貫通電極)でつなぐというものだ。

プロセッサーの上面にメモリーを置き、間をTSVでつなぐ規格WideIO

　1つのWideIO Memoryは512bit幅のバスに200MHzの信号を通す予定になっており、メモリー1個あたりの帯域は100Gbps(12.5GB/秒)に達する。より広帯域が必要なら上図のように並列につなげばいいし、帯域よりもメモリー容量が必要な場合は下図のように積層することも可能だった(仕様上は４つまで積層可能とされた)。

WideIOにメモリーを積層したもの

　信号ピンの数は多いが、信号そのものが200MHzと比較的低速なので、データ転送の消費電力そのものは低く抑えられるということで、モバイル向けに利用されると思われた。

　ところが実際には採用例は「0」だった。理由は2つ。1つはTSVの構築が無茶苦茶高コストになること。もう1つはモバイル向けであってもプロセッサーからはそれなりに熱が出るわけで、メモリーチップはこの熱で炙られることになり、動作に支障が出る恐れがあることだ。

　特に1つ目の問題がシビアであった。少し前の試算だが、通常のメモリーチップにTSVを作りこむと、原価が3～4倍に跳ね上がるという話だった。しかもメモリーチップだけでなくプロセッサーの側にもTSVを設けないといけないため、トータルでのコストが1桁上がりかねないと予測された。これはさすがに採用するには厳しい数字である。

ASCII倶楽部

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